Artix-7評価ボード>Artix-7技術コラム>CoreGenでMIG

CoreGenでMIG

CoreGeneratorでDDR3メモリコアを生成する方法を説明します。

 

最初の画面です。デバイス名が正しいか、Verilogになっているかを確認します。

 

最初にデザインを作るときにはCreateDesignを選びます。MultiControlerは1で、AXI4をチェックしておきます。

 

コントローラのタイプではDDR3を選びます。

 

クロックの速度やデバイスを設定するところでは、2500ps(400MHz)を選びます。実際のデータレートは2倍の800MHzとなります。クロック比は4:1にします。

メモリPartは、MT41J256M8XX-15Eを選びます。アドレスの幅や各種パラメータが参照されるだけなので、使用する部品と全く同一でなくても構いません。

その他の設定は↓のダイアログと同じようにします。

 

次の画面は特に変更ありませんが、データ幅64bitというところに注目してください。8bitのDDR3 SDRAMですが、8バイト分のデータをためて一気に送るということです。

 

アクセス順序などの設定です。あまり変える必要はないでしょう。

 

クロックにバッファを通すか、リセットの極性などを指定します。

 

最後に内蔵終端抵抗の値を指定します。50Ωにします。

 

 

 

 

 


© 2015 TokushuDenshiKairo Inc. All rights reserved