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ISEプロジェクト

ISEのプロジェクト

サンプル・リファレンス・デザインを論理合成し、目的のデバイスにFitするには、XILINXから提供されているISEソフトウェアを使用します。推奨するISEのバージョンは、12.2または12.4です。

(平成23年6月現在、ISE13で論理合成するのは難しいと言わざるをえません)

 

なお、無償のISE WebPACKでも、一切制限なく、ご利用いただけます。

 

サンプル・リファレンス・デザインをダウンロードして展開し、ISEでプロジェクトを開くと、次のようなプロジェクトツリーが表示されます。

 

 

main.vhdというのが、サンプル・リファレンス・デザインのトップ階層のファイルです。

pciecore.ngcは、特電PCIeソフトコアの本体です。

eptest.xcoは、CoreGenの生成したラッパ(GTPと内蔵EndPointのインスタンシエート)です。

sp6wrap.vhdは、CoreGenラッパと、特電ソフトコアを橋渡しするものです。

ddr2main.vhdは、DDR2メモリコントローラです。

dmaint_user.vhdは、DMAエンジンと割り込み発生エンジンです。

clkgen_ddr.vhdは、DDR2メモリ用のクロックジェネレータです。

 

 

ユーザ回路(サンプル・リファレンス・デザイン)は、コア(pciecore.ngc)に直接つなぐのではなく、sp6wrap.vhdlにつなぐ点がポイントです。

 

なお、CoreGenラッパというのは、XILINXのISE CoreGeneratorで生成されるラッパです。PCI Expressの内蔵エンドポイントのラッパを生成すると、GTP(ギガビットトランシーバ)とPCIE(内蔵エンドポイント)をインスタンシエートするラッパが生成されます。CoreGenラッパは、内蔵エンドポイントやGTPの入力ポートに固定値を与えたり、不要な信号を削除して上位層に渡しています。複雑なロジックの処理は入っていません。

 

 

 

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