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基板の図面

量産版(Rev.A)製品(TKDN-SP6-16/45)ボード外観

Spartan-6 FPGA評価ボード

基板表面イメージ図

Spartan-6 FPGA評価ボード

基板表面シルク図

Spartan-6 FPGA評価ボード

基板裏面イメージ図

Spartan-6 FPGA評価ボード

基板裏面シルク図

 

量産版(Rev.B)製品(TKDN-SP6-16/45)ボード外観

 Spartan-6 FPGA評価ボード

基板表面写真

 

量産版製品 基板ピン配置対応図(TKDN-SP6-16/45)

・CN2(上側)は、Bank0から出力している

・CN1(下側)は、Bank2を中心に出力している。IO_B_0〜3は、Bank3を含む。

・Bank2のVREF端子はCN2に出力されているので、I/O規格の入力スレッショルドを変更する実験ができる。

・CN1とCN2で、あわせて29個の差動ペアが使用可能。

・差動ペア内は等長配線(<10mil)されている

 

Spartan-6ボードピン配置

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従来製品(TKDN-SP6-ES)ボード外観

Spartan-6 FPGA評価ボード

基板表面イメージ図

Spartan-6 FPGA評価ボード

基板表面シルク図

Spartan-6 FPGA評価ボード

基板裏面イメージ図

Spartan-6 FPGA評価ボード

基板裏面シルク図

 

従来製品 基板ピン配置対応図(TKDN-SP6-ES)

・CN2(上側)は、Bank0から出力している

・CN1(下側)は、Bank2を中心に出力している。若干、Bank3を含む。

・Bank2のVREF端子はCN2に出力されているので、I/O規格の入力スレッショルドを変更する実験ができる。

・CN1とCN2で、あわせて19個の差動ペアが使用可能。

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Spartan-6ボードピン配置

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基板外形図

 

Spartan-6 FPGA評価ボード

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